Global Informatics
Для расчета полной задержки следует сложить соответствующие значения:А = 15.3 (база) + 0.113*50 = 20.95 bt= 42.0 + 0.113*50 = 47.65 bt= 42.0 + 0.113*50 = 47.65 bt= 42.0 + 0.113*50 = 47.65 bt= 165.0 + 0.113*50 = 170.65 bt= PDVА + PDVB + PDVC + PDVD + PDVE =334.55 bt
Вычисленное значение суммарной задержки меньше максимально допустимого, делаем вывод о соответствии проектируемой сети требованиям IEEE 802.3
Статья в тему
Модуляционно-легированные транзисторы MODFET, биполярные транзисторы на гетеропереходах. Резонансный туннельный эффект
Высокая степень интеграции, характерная для современной кремниевой
технологии, не может быть достигнута при использовании полупроводниковых
соединений AIIIBV, однако эти соединения обеспечивают
большее быстродействие, прежде всего, за счет высокой подвижности р носителей и
меньши ...